Chiplet 和 CoWoS 是一回事吗？看懂芯粒、封装与中介层

在关注半导体演进与高性能计算芯片时，Chiplet（芯粒） 与 CoWoS 是两个出现频率极高、但极易被混淆的词汇。许多初涉该领域的产业观察者常产生疑问：它们是相互竞争的两种技术，还是同一种东西的不同叫法？

结论很明确：Chiplet 和 CoWoS 根本不是同一层面的概念。

简而言之，Chiplet 是一种芯片“设计与架构方法”，核心是将原本做在一颗裸片上的复杂单片系统（SoC）拆解为多个各具独立功能的微小裸片；而 CoWoS（Chip-on-Wafer-on-Substrate）是由晶圆代工厂台积电（TSMC）开发的一套“具体物理封装与制造工艺”，作用是为这些被拆散的芯粒提供极高密度的微米级物理互连与支撑底座。

如果将芯片系统比作模块化建筑，Chiplet 是各个预制房间与功能组件的“模块化设计图”，而 CoWoS 则是在地基上将这些预制模块精准拼接、铺设密集管线与电路的“特种装配施工技术”。理解这两者的边界与协作逻辑，是读懂现代半导体技术资料与产业趋势的第一步。

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层次图解：Chiplet 与 CoWoS 的物理与逻辑分工

为了理清它们在物理堆叠与工程开发中的相对位置，可以通过以下层次图观察系统各组件的分层关系：

1. 架构设计层：Chiplet（芯粒拆分理念）

• 计算芯粒 (Compute Die)
• I/O 芯粒 (I/O Die)
• 高带宽内存堆叠 (HBM Stack)

↓ 层间连接

2. 先进封装工艺层：例如 CoWoS 2.5D 平台

• 高密度微凸点 (Micro-bump)
• 中介层 (Interposer / 硅或有机重布线层)
• 垂直连接（形式随封装路线而变）

↓ 层间连接

3. 封装基板与系统板级

• 有机封装基板 (Package Substrate)
• 系统主板 (PCB)

从该层次图可以看出：

1. 顶层是设计与逻辑划分（Chiplet）：工程师根据功耗、成本和功能，把一个大芯片拆分成计算模块、输入输出模块与内存模块。
2. 中间层是物理互连实现（CoWoS）：某些芯粒间的连接密度超出普通基板的布线能力，需要更精细的中间互连结构。CoWoS 的中介层（Interposer）充当了微米级“精密转接桥”，承载芯粒之间的高速信号传输。
3. 底层是常规封装与系统（Substrate & PCB）：中介层下部再通过标准凸点与大尺寸封装基板相连，最终接入主板。

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核心机制与对比表

要准确区分二者，可从概念范畴、实施主体、核心目标及相互依存关系进行对照：

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为什么不能全都用整块硅中介层？解析 CoWoS-S / R / L

在 2.5D 封装中，“中介层（Interposer）”是核心部件。早期的经典 2.5D 封装主要采用整块纯硅制成的硅中介层。然而，在产业实际应用中，避免全都使用大面积整块硅中介层已成为技术演进的关键方向。

原因在于：

1. 面积与制造约束：中介层需要容纳计算芯片和内存，并提供足够互连。扩大面积涉及曝光拼接、翘曲、加工与测试等问题，不能简单把单次曝光面积当成CoWoS的封装上限。
2. 制造成本与良率：硅中介层本身就是一块面积巨大的硅片，需要经过复杂的半导体制造工序（刻蚀 TSV、多层金属走线）。面积增加可能提高缺陷和制造难度，是否更经济仍取决于工艺与设计。

根据台积电 CoWoS 技术官方说明，为了应对不同场景下的性能与成本平衡，CoWoS 发展出了三种具有代表性的中介层分支技术：

• CoWoS-S（Silicon Interposer）
  • 结构特征：采用完整的硅中介层，内部打穿密集的垂直导电通道（TSV）。
  • 特点：提供极高的布线密度与优良的信号完整性，支持高带宽内存（HBM）的超密集引脚并联。大面积设计需要处理曝光拼接、制造和良率等约束。
• CoWoS-R（RDL Interposer）
  • 结构特征：放弃整块硅片，改用有机聚合物薄膜搭配多层重布线层（RDL, Redistribution Layer）。
  • 特点：去除了昂贵的硅片与 TSV 工艺，改变材料、互连与成本结构，仍需结合布线、翘曲和可靠性要求评估。
• CoWoS-L（Local Silicon Interconnect + RDL）
  • 结构特征：结合了 S 与 R 的折中路线。大面积互连主体使用 RDL 结构，但在需要较高布线密度的关键位置（例如计算芯粒与 HBM 之间，或核心芯粒相邻边缘）局部嵌入小型硅桥（Silicon Bridge）。
  • 特点：既打破了单块大硅片的尺寸瓶颈、改变了大面积互连的实现方式，又在关键信号路径上保留了微米级的超高互连密度，适用于需要兼顾大面积互连与局部高密度连接的设计。

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实施 Chiplet + 先进封装的四大工程权衡

产业界之所以不把所有芯片都拆成 Chiplet 并使用顶级先进封装，是因为该路线伴随着不可忽视的工程代价与现实权衡：

1. 互连约束（Interconnection）
   单片系统（SoC）内部的金属走线的特征取决于布局与实现。拆分为多个芯粒后，信号必须穿过微凸点、中介层再回到另一个芯粒，带来了额外的传输延迟与接口功耗。设计团队必须在物理间距、接口带宽协议与功耗预算之间做精确折中。
2. 测试与已知良好裸片良率（Test & KGD）
   传统单片芯片如果损坏，报废的仅为该单颗芯片；但在先进封装中，若将 1 颗存在微小缺陷的瑕疵芯粒（非 Known Good Die, KGD）与 5 颗完好的昂贵芯粒封装在一起，整个封装的良率和成本都可能受到影响；是否可修复或降级使用取决于产品设计。因此，每个小裸片必须在封测前经历严苛的晶圆级高覆盖度测试，这大幅增加了测试环节的时间与机台成本。
3. 高热流密度与散热挑战（Thermal Dissipation）
   多颗高功耗逻辑芯粒与对温度高度敏感的内存堆叠（HBM）被紧密放置在狭小空间内，局部热流密度急剧攀升。此外，硅、环氧树脂模塑料、有机基板等不同材料的热膨胀系数（CTE）差异显著，在芯片冷热交替循环中可能产生封装翘曲（Warpage）或焊点热疲劳开裂，对散热结构设计与材料选择提出了极高要求。
4. 设计与工程开发成本（Design Cost & NRE）
   虽然 Chiplet 可以复用成熟制程以节省单一先进制程的掩模版费用，但引入了高难度的 2.5D/3D 协同仿真（包括信号完整性、电源完整性、热力学与机械应力仿真）、多套不同工艺的掩模版流片，以及专用封装中介层的开模成本。若芯片出货规模无法达到足够量级，这笔庞大的前期一次性工程开发费用（NRE）将抵消制程节省的红利。

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架构选型分析（假设算例）

说明：以下场景为用于阐释工程决策逻辑的假设分析模型，非特定厂商或具体产品的实测统计数据。

假设背景

假设一个团队要实现相同功能，正在比较“全部做成一颗裸片”和“拆成计算芯粒与I/O芯粒”两条路线。这只是说明决策方法，不是某款芯片的成本测算。

单片方案减少了裸片之间的接口与封装设计，但大裸片的缺陷风险和全部使用同一制程的费用需要评估。Chiplet方案可能复用已有模块、为不同功能选择不同制程，也要增加互连接口、测试、封装和系统验证。

比较时必须把功能、性能目标、预计出货量和寿命期统一。不能假设拆分前后面积相同，也不能随意减少面积后宣称“良率和成本一定改善”。还应纳入装配损失、散热和一次性工程费用。

判断方法：分别估算完整系统的可交付成本与性能，再判断芯粒复用、面积扩展或上市时间等收益是否足以承担额外复杂度。只比较裸片成本不足以做决定。

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产业读者技术资料核对指南

当拿到一份包含 Chiplet、CoWoS 或先进封装字样的技术白皮书、产品参数表或项目规划时，建议通过以下四个步骤核查其具体技术属性：

[核对流程图]
步骤 1: 判定讨论层次 (是架构规划 Chiplet，还是制造工艺 CoWoS？)
   ↓
步骤 2: 确认中介层介质 (是纯硅 S、有机 RDL R，还是局部硅桥 L？)
   ↓
步骤 3: 检查物理互连规格 (引脚间距 Bump Pitch 与内存外挂形态)
   ↓
步骤 4: 评估工程实现代价 (功耗 TDP、散热结构与已知良好裸片保障)

1. 第 1 步：核对技术所处层次
   • 查看材料是在描述“模块化功能拆分、互连总线规范”，还是在描述“晶圆制造工法、封测厂代工方案”。前者属于 Chiplet 架构层面，后者属于物理封装层面。
2. 第 2 步：核对中介层材料与结构类别
   • 观察规格表中中介层（Interposer）的具体材质。如果是全硅且带 TSV，定位通常偏向极限性能与高互连密度（类似 CoWoS-S）；如果标明有机材料或多层 RDL，多为平衡成本方案（类似 CoWoS-R）；如果提及局部硅桥（Silicon Bridge）或嵌入式微块，则属于兼顾大面积与关键路径密度的混合路线（类似 CoWoS-L）。
3. 第 3 步：核对物理互连与集成形态
   • 检查微凸点间距、互连层结构及是否包含HBM堆叠。必须结合完整封装图和供应商说明判断，不能仅凭某个间距数值认定封装平台。
4. 第 4 步：核对工程权衡与完整性披露
   • 审视资料是否合理披露了配套的热设计功耗（TDP）、机械翘曲控制措施以及已知良好裸片（KGD）的筛选说明。如果一份方案只强调芯粒拆分与算力提升，却回避散热边界、装配良率与接口协议开销，其工程成熟度通常需要保留审慎态度。

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常见认知误区与边界

在产业交流中，以下几类观点经常出现漂移或误导：

• 误区一：采用了 Chiplet 架构就必须上 CoWoS 封装
  • 事实：Chiplet 是一种设计范式。如果芯粒之间的通信数据量较小、引脚较少，完全可以采用其他多芯片模块（MCM）或成本更低的有机封装，不一定需要动用昂贵的晶圆级中介层技术。
• 误区二：将所有先进封装统称为 CoWoS
  • 事实：CoWoS 只是台积电先进封装体系中的一个重要系列（主要属于 2.5D 范畴）。台积电还拥有用于手机芯片等领域的扇出型封装（InFO），以及真正的芯片垂直堆叠技术（SoIC）等。各大晶圆制造与封测厂商亦拥有各自命名与结构的先进封装平台。
• 误区三：先进封装可以无视物理定律、完全替代晶体管微缩
  • 事实：先进封装通过优化芯片间的物理互连，有机会改善多芯片系统的数据传输延迟与功耗，延缓了传统单片微缩受阻带来的算力瓶颈。但它无法凭空提升单个底层晶体管的物理开关速率与器件物理特性，它是现代计算系统提升效率的关键支柱，而非单晶体管物理学的替代品。

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延伸阅读与参考资料

• 官方一手技术资料：关于中介层分类与晶圆级工艺的更多细节，可查阅 TSMC CoWoS 官方技术介绍。
• 站内产业梳理：如需系统了解先进封装产业链上下游的企业分布与分工结构，请阅读站内已有文章：CoWoS 先进封装产业链图解。
• 专题体系学习：更多关于半导体制造与核心硬件的技术梳理，可浏览站内的 专题合集。
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