SRAM 和 DRAM 有什么区别？从存储单元到缓存与内存看懂

在半导体存储器分类中，SRAM（静态随机存取存储器，Static Random-Access Memory）与 DRAM（动态随机存取存储器，Dynamic Random-Access Memory）的核心区别在于“基本存储单元的物理结构与维持数据的方式”。简而言之：

• SRAM 依赖多晶体管构成的双稳态触发电路维持数据，只要持续供电，数据无需额外操作即可稳定保持；其访问延迟极低，但单位硅片面积容纳的容量低、成本高，主要用于 CPU 缓存（L1/L2/L3 Cache）及芯片内部的高速缓冲。
• DRAM 依赖微小电容中存储的电荷表示数据位，由于电容存在自然漏电，必须定期进行“刷新（Refresh）”操作重写电荷；其电路结构极为精简，因此存储密度高、单位容量成本低，主要充当计算机系统的主内存（Main Memory）。
• 共同点：两者均属于易失性存储器（Volatile Memory），断电后所存数据均会立即丢失。

理解这两者的分工与差异，需要从底层物理单元、工作机制、层级架构与系统约束展开系统分析。

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一、 存储单元底层机制：为什么一个快而稀疏，另一个密而需刷新？

SRAM 与 DRAM 的全部系统级表现差异，根源都在于每个 bit（比特）的基础电路拓扑结构。

文字版存储单元对照

• SRAM 单元：通常由 6 个晶体管构成交叉耦合的双稳态电路，持续供电即可锁存数据，无需刷新，但走线和晶体管较多、面积较大。
• DRAM 单元：通常由 1 个访问晶体管和 1 个微型电容构成，依靠电荷表示数据，单位面积容量高，但存在漏电，需要定期刷新。

1. SRAM 单元：双稳态锁存机制

• 电路构成：典型的标准 SRAM 存储位单元通常由 6 个晶体管（6T 结构）组成，包含 4 个晶体管组成的交叉耦合反相器（形成双稳态锁存结构）以及 2 个用于读写控制的访问晶体管。
• 数据保持原理：只要电路保持供电，反相器对就会通过正反馈自动将节点电平锁定在“高”或“低”状态。
• 机制特性：因为不需要对电容充电等待或重新恢复电荷，读写操作可直接通过位线（Bitline）改变锁存状态，访问延迟非常低，且完全不需要周期性刷新操作。代价是每个 bit 占用较多晶体管和金属连线，单晶体管等效面积大。

2. DRAM 单元：电容电荷与周期刷新机制

• 电路构成：主流 DRAM 单元采用经典的“1 晶体管 + 1 电容（1T1C）”紧凑结构。
• 数据保持原理：数据“1”或“0”由微型存储电容内部是否充入电荷来判定。当读取数据时，晶体管导通，电容与位线共享电荷以感测微弱电压变化。
• 机制特性：
  1. 破坏性读取（Destructive Read）：电容在放电感测后，内部电荷被消耗或扰动，必须在读取后立即伴随一次“预充电/写回（Precharge / Write-back）”周期将电荷还原。
  2. 漏电与刷新（Leakage & Refresh）：由于电容极小且半导体结存在亚阈值漏电流，电容内存储的电荷会在极短时间内衰减。控制器必须按照严格周期（如数十毫秒量级规范）对所有存储行执行刷新，重新对电荷充满。刷新过程中，对应存储单元无法响应外部正常读写请求，这会带来固有的等待开销与控制复杂度。

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二、 关键性能与工程维度对比

根据美光（Micron）等半导体厂商的技术资料与公开基础架构规范（参考：Micron 存储技术演讲资料 与 Micron 常见技术问答），SRAM 与 DRAM 在微观与宏观维度的系统对比归纳如下：

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三、 计算架构中的分层定位：金字塔协同

计算机系统并不在 SRAM 和 DRAM 之间做“单选”，而是利用**存储层次结构（Memory Hierarchy）**实现性能与成本的最佳平衡：

文字版存储层次：计算核心先访问片上 SRAM 缓存；缓存未命中时通过总线访问 DRAM 主内存；更大容量和持久化数据再经 I/O 接口进入 NAND Flash、SSD 或硬盘。

1. CPU 缓存与片上存储（SRAM 领域）： 处理器执行指令需要纳秒级乃至亚纳秒级的操作数供给。SRAM 通常直接集成在 CPU 裸片（Die）上，作为一、二、三级缓存。虽然它的容量通常仅有数兆字节（MB）到几十兆字节，但能够极力缩短 CPU 核心等待数据的时间。
2. 主内存（DRAM 领域）： 操作系统与应用程序运行所需的数据空间往往需要数吉字节（GB）甚至数百吉字节。如果在该层级全部采用 SRAM，芯片面积与制造成本将不可承受。高密度的 DRAM 颗粒以独立模组或片外颗粒形式提供庞大工作空间。
3. 协同路径：计算核心优先在片上 SRAM 寻找数据（Cache Hit）；若未命中（Cache Miss），则向 DRAM 发起读取请求，并将载入的数据块缓存在 SRAM 中供后续快速复用。

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四、 假想读写路径与约束算例

特别声明：以下为用于辅助理解控制流与状态迁移的假想教学示例（Hypothetical Example），并非特定厂商具体芯片的绝对实测数据或性能保证。实际系统中的物理延迟受制程、时钟频率、总线位宽及突发传输模式决定。

文字版假想读写路径

1. 处理器核心先向片上 SRAM 发起地址请求；命中时由缓存直接返回数据。
2. 缓存未命中时，SRAM 向 DRAM 控制器发起行、列地址访问。
3. 如果 DRAM 正在周期性刷新，请求需要等待刷新完成；随后由感测放大器判定电平并完成预充电。
4. 数据从 DRAM 传回 SRAM，换入 Cache Line，再返回核心寄存器。

• 假想读写约束分析：
  • 在步骤 1 中，SRAM 读取属于纯电平寻址，没有破坏原有状态，无需任何等待即可连续执行下一读写。
  • 在步骤 3–5 中，访问 DRAM 需要经过行激活（Row Activation）、列选通（CAS）、电荷放大与写回。如果碰上控制器强制执行的周期刷新（Auto-Refresh），读请求还需在排队队列中等待刷新周期结束，体现了 DRAM 机制对确定性延迟的天然扰动。

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五、 选型评估与工程决策清单

在嵌入式微控制器（MCU）、FPGA 设计或系统架构定义中，评估使用片内 SRAM 还是扩展片外 DRAM 时，可遵循以下决策逻辑：

1. 容量规模需求：
   • 所需数据缓冲容量在几 KB 到十几 MB 范围？$\rightarrow$ 优先选用片上集成 SRAM，简化电路板设计并避免外部总线瓶颈。
   • 运行 Linux、深度模型或大型图形帧缓冲区，容量需求达数百 MB 至数十 GB？$\rightarrow$ 必须选用 DRAM（如 DDR/LPDDR 系列）。
2. 延迟与实时性要求：
   • 系统是否要求微秒以下硬实时、极低抖动的确定性响应？$\rightarrow$ SRAM（避免 DRAM 刷新导致的延迟不确定性）。
3. 电路设计与硬件复杂度：
   • SRAM 接口相对简单（通常由标准地址/数据总线和片选使能控制）；
   • DRAM（尤其是高频 DDR）需要专用的 DRAM 控制器、复杂的阻抗匹配、时序校准（Training）以及刷新调度逻辑。
4. 功耗敏感度：
   • 在微瓦级极低功耗睡眠场景中，部分特殊低漏电 SRAM 保持电流极低；
   • DRAM 即使在待机时也需要维持自刷新（Self-Refresh）电流以避免数据丢失。

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六、 常见误区与认知边界

• 误区 1：SRAM 叫“静态”，所以断电后数据不会丢？
  • 纠偏：错。这里的“静态（Static）”是指“只要通电，不需要像 DRAM 那样动态刷新电荷即可自锁存”，它依然是易失性存储器。断电后要保存数据，必须写入 Flash、EEPROM 等非易失性介质中。
• 误区 2：SRAM 性能各方面都好，未来一定会全面替代 DRAM？
  • 纠偏：受限于半导体物理定律与成本。单个 SRAM 单元通常需要 6 个晶体管，而 DRAM 仅需 1 个晶体管和 1 个立体电容。如果将几十 GB 的主内存全部换成 SRAM，芯片面积将成倍膨胀，硅片良率与单位比特制造成本在工业上完全无法承受。
• 误区 3：DRAM 只要一直不读，电荷就能永久保存？
  • 纠偏：电容内部电荷会因半导体寄生漏电持续损耗，与外部是否读取无关。只要停止刷新，DRAM 中的数据在极短时间内就会全部产生比特翻转而损坏。

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七、 资料核对与延伸参考

本文技术机制主要对照以下半导体公开技术文档整理归纳：

• Micron Technical Presentation: Introduction to Memory Technology，可用于核对存储单元 6T 与 1T1C 的物理架构及刷新机制定义。详见 Micron Presentation PDF。
• Micron Technology FAQs: 包含关于易失性存储工作原理与工程术语的官方解释。详见 Micron Sales FAQs。

如需进一步了解存储芯片在整个半导体产业链中的全景分类及制造脉络，请参考：

• 存储芯片产业总览
• 半导体专题合集